低压降稳压器 (LDO)是一种用于调节较高电压输入产生的输出电压的简单方法。在大多数情况下，低压降稳压器都易于设计和使用。然而，如今的现代应用都包括各种各样的和数字系统，而有些系统和工作条件将决定哪种LDO最适合相关电路，因此，现在我们应该关注这些决定性因素。
压降电压VDO，是指为实现正常稳压，输入电压VIN必须高出所需输出电压VOUT(nom) 的最小压差。
如果 VIN 低于此值，线性稳压器将以压降状态工作，不再调节所需的输出电压。在这种情况下，输出电压 VOUT(dropout)将等于 VIN 减去压降电压的值（公式 2）：
以调节后电压为 3.3V 的 TPS799 等 LDO 为例：当输出200mA 电流时，TPS799 的最大压降电压指定为 175mV。只要输入电压为 3.475V 或更高，就不会影响调节过程。但是，输入电压降至 3.375V 将导致 LDO 以压降状态工作并停止调节，如图 1 所示。
虽然应将输出电压调节为 3.3V，但TPS799没有保持稳压所需的余量电压。因此，输出电压将开始跟随输入电压变化。
压降主要由LDO 架构决定。为说明原因，让我们来了解一下 P 沟道金属氧化物半导体(PMOS) 和 N 沟道 MOS (NMOS) LDO，并对比其工作情况。
图 2 所示为 PMOS LDO 架构。为调节所需的输出电压，反馈回路将控制漏-源极电阻RDS。随着 VIN 逐渐接近 VOUT(nom)，误差放大器将驱动栅-源极电压 VGS 负向增大，以减小 RDS，从而保持稳压。
但是，在特定的点，误差放大器输出将在接地端达到饱和状态，无法驱动 VGS 进一步负向增大。RDS 已达到其最小值。将此 RDS 值与输出电流 IOUT 相乘，将得到压降电压。
请记住，随着 VGS 负向增大，能达到的 RDS 值越低。通过提升输入电压，可以使VGS 值负向增大。因此，PMOS 架构在较高的输出电压下具有较低的压降。图 3 展示了此特性。
如图 3 所示，TPS799 的压降电压随输入电压（也适用于输出电压）增大而降低。这是因为随着输入电压升高 VGS会负向增大。
NMOS 架构如图 4 所示，反馈回路仍然控制 RDS。但是，随着VIN 接近 VOUT(nom)，误差放大器将增大 VGS 以降低 RDS，从而保持稳压。
在特定的点，VGS 无法再升高，因为误差放大器输出在电源电压 VIN 下将达到饱和状态。达到此状态时，RDS处于最小值。将此值与输出电流 IOUT 相乘，会获得压降电压。
不过这也会产生问题，因为误差放大器输出在 VIN 处达到饱和状态，随着VIN 接近 VOUT(nom)，VGS 也会降低。这有助于防止出现超低压降。
很多 NMOS LDO 都采用辅助电压轨，即偏置电压 VBIAS，如图5 所示。
此电压轨用作误差放大器的正电源轨，并支持其输出一直摆动到高于 VIN 的 VBIAS。这种配置能够使 LDO 保持较高 VGS，从而在低输出电压下达到超低压降。有时并未提供辅助电压轨，但仍然需要在较低的输出电压下达到低压降。在这种情况下，可以用内部电荷泵代替 VBIAS，如图 6 所示。
电荷泵将提升 VIN，以便误差放大器在缺少外部 VBIAS 电压轨的情况下仍可以生成更大的 VGS 值。
很显然，压降并不是一个静态值。虽然这一些因素会提高选择LDO 的复杂程度，但同时，还能帮助您根据特定的条件选择最适合的 LDO。
为了让 LDO 正常工作，需要配备输出电容器。将 LDO 用于实际应用时，如何明智的选择适当的输出电容器是一个常见的问题。因此，让我们来探讨一下选择输出电容器时需要仔细考虑的各种事项及其对 LDO 的影响。
电容器是用于储存电荷的器件，其中包含一对或多对由绝缘体分隔的导体。电容器通常由铝、钽或陶瓷等材料制造成。很多材料的电容器在系统中使用时具有各自的优缺点，如表 1 所示。
电容器是用于储存电荷的器件，而电容是指储存电荷的能力。在理想情况下，电容器上标注的值应与其提供的电容量完全相同。但我们并未处于理想情况下，不能只看电容器上标注的值。稍后您将发现电容器的电容可能只有其额定值的10%。这可能是由于直流电压偏置降额、气温变化降额或制造商容差造成的。
考虑到电容器的动态特性（以非线性方式存储和耗散电荷），有些极化现象在不施加外部电场的情况下也有一定可能会出现；这是所谓的“自发极化”。自发极化是由材料的不活跃电场引起的，不活跃电场为电容器提供初始电容。对电容器施加外部直流电压会生成电场，生成的电场会反转初始极化，然后将剩余的有源偶极子“锁定”或极化到位。极化与电介质内电场的方向有关。
如图1所示，锁定的偶极子不会对交流电压瞬变作出反应；因此，有效电容低于施加直流电压前的值。
图2显示了对电容器施加电压所产生的影响以及产生的电容。请注意，外壳尺寸较大时损失的电容较小；这是因为外壳尺寸越大，导体之间有的电介质越多，而这会降低电场强度并减少锁定的偶极子数。
器件类似，电容器的额定温度高于其额定性能对应的温度。这种温度降额通常会使电容器的电容低于电容器上标注的数值。表2为电容器温度系数额定值解码表。
大多数 LDO 结温范围通常为 -40°C 到 125°C。根据此温度范围，X5R 或 X7R 电容器是理想选择。
如图 3 所示，温度对电容的影响远小于直流偏置降额所产生的影响，直流偏置降额可使电容值降低 90%。
常见的 LDO 应用可能是从 3.6V 电池获得输入电压，然后将其降低，为微控制器(1.8V)供电。在本例中，个人会使用 10µF X7R 陶瓷电容器，0603 封装。0603 封装是指电容器的尺寸：0.06in x 0.03in。
a、直流偏置降额：从制造商提供的电容器直流偏置特性图表（图2）能够准确的看出，直流偏置电压为 1.8V 时，电容值为 7µF。
b、温度降额：基于 X7R 编码，如果在 125°C 的环境和温度下应用此电容器，电容值会另外下降 15%，此时的新电容值为 5.5µF。
c、 制造商容差：考虑到 ±20% 的制造商容差，最终的电容值为3.5µF。
可以看出，在上述条件下应用电容器时，10µF 电容器的实际电容值为 3.5µF。电容值已降低至标称值的 65% 左右。显然，上述所有条件并非对任何应用都适用，但务必要了解将电容器用于实际应用时电容值的范围。
尽管 LDO 和电容器乍看起来似乎很简单，但还有别的因素决定着 LDO 正常工作所需的有效电容。
低压降稳压器 (LDO) 的特性是通过将多余的功率转化为热量来实现稳压，因此，该集成电路很适合低功耗或VIN 与 VOUT 之差较小的应用。考虑到这一点，选择采用适当封装的适当 LDO 对于最大限度地提高应用性能至关重要。这一点正是令设计人员感到棘手之处，因为最小的可用封装并不总能符合所需应用的要求。
选择 LDO 时要考虑的最重要特性之一是其热阻 (RθJA)。RθJA 呈现了 LDO 采用特定封装时的散热效率。RθJA 值越大，表示此封装的散热效率越低，而值越小，表示器件散热效率越高。
建议的 LDO 工作结温介于-40°C 至 125°C 之间；同样，可以在器件数据表中查看这些值，如表 2 所示。
这些建议的温度表示器件将按数据表中“电气特性”表所述工作。能够正常的使用公式 1 确定哪种封装将在适当的温度下工作。
其中 TJ 为结温，TA 为环境和温度，RθJA 为热阻（取自数据表），PD 为功耗，Iground 为接地电流（取自数据表）。
结温为 154.72°C 的器件不仅超过了建议的温度规范，还非常接近热关断温度。关断温度通常为 160°C；这在某种程度上预示着器件结温高于 160°C 时会激活器件内部的热保护电路。此热保护电路会禁用输出电路，使器件温度下降，防止器件因过热而受到损坏。
当器件的结温降至 140°C 左右时，会禁用热保护电路并重新启用输出电路。如果不降低环境和温度和/或功耗，器件可能会在热保护电路的作用下反复接通和断开。如果不降低环境和温度和/或功耗，则必须更改设计才能获得适当的性能。
一种比较明确的设计解决方案是采用更大尺寸的封装，因为器件需要在建议的温度下工作。下文介绍了有助于最大程度地减少热量的一些提示和技巧。
当功率耗散时，热量通过散热焊盘从 LDO 散出；因此，增大印刷电路板 (PCB) 中输入层、输出层和接地层的尺寸将会降低热阻。
如图 1 所示，接地层通常尽可能大，覆盖 PCB 上未被其他电路迹线占用的大部分区域。该尺寸设计原则是由于许多元件都会生成返回电流，并且需要确保这些元件具有相同的基准电压。最后，接触层有助于避免可能会损害系统的压降。大的接触层还有助于提高散热能力并最大限度地降低迹线电阻。增大铜迹线尺寸和扩大散热界面可明显提高传导冷却效率。
在设计多层 PCB 时，采用单独的电路板层（包含覆盖整个电路板的接地层）通常是个不错的做法。这有助于将任何元件接地而不需要额外连线。元件引脚通过电路板上的孔直接连接到包含接地平面的电路板层。
可以在输入电压侧串联电阻，以便分担一些功耗；图 3 所示为相关示例。该技术的目标是使用电阻将输入电压降至可能的最低水平。
由于 LDO 需要处于饱和状态以进行适当调节，能够最终靠将所需的输出电压和压降相加来获得最低输入电压。公式 2 表示了LDO 的这两种属性的计算方式：
使用 TPS732 示例中的条件（输出 250mA 电流，将 5.5V 调节至 3V），能够正常的使用公式 3 计算电阻的最大值以及该电阻消耗的最大功率：
选择适合的电阻，确保不会超过其“额定功耗”。此额定值表示在不损坏自身的情况下电阻可以将多少瓦功率转化为热量。因此，如果 VIN = 5.5V、VOUT = 3V、VDROPOUT = 0.15V（取自数据表）、IOUT = 250mA 且 IGROUND = 0.95mA（取自数据表），则：
在一些外部条件和情况下，LDO 有极大几率会出现意外的高流耗。如果此高电流传输到其他正被供电的电子系统，会对大多数电子系统和主机电源管理电路造成损害。选择具有电流限制和内部短路保护的 LDO，将有利于防止产生这种不良影响，并在设计整体电源管理模块时提供额外保护。
LDO 中的电流限制定义为，建立所施加电流的上限。与恒流源不同，LDO 按需输出电流，同时还会控制调节的总功率。
电流限制通过用于控制 LDO 内输出级晶体管的内部电路实现，见图 1。这是一种典型的 LDO 限流电路，由于达到限值后该电路会突然停止输出电流，通常被称为“砖墙”电流限制。此内部电路中，LDO 测量反馈的输出电压，同时测量输出电流相对于内部基准 (IREF) 的缩放镜像。
在砖墙电流限制中，已定义电流上限，LDO会逐渐增大供应电流，直至达到电流限制。一旦超过电流限制，输出电压不再进行调节，并由负载电路的电阻 (RLOAD) 和输出电流限制 (ILIMIT)确定（公式 1）：
例如，TI 的 TPS7A16 可以在宽电压范围内限制高电流输出。图2 所示为 30V 输入条件下限流功能的行为示例。能够准确的看出，一旦超过电流限制，LDO 继续以限值输出电流，但不再将VOUT调节至 3.3V。一旦超过 105mA 的热限制，将启动热关断功能。
该限流功能有助于对镍镉和镍氢单单元电池充电，因为这两种电池都需要恒定的电流供应。电池电压在电池充电时会发生明显的变化，TPS7A16 等 LDO 有助于将恒定电流保持在限值 (I)。
在大多数低压降稳压器 (LDO) 中，电流沿特定方向流动，电流方向错误会产生重大问题！反向电流是指从 VOUT 流向 VIN 而不是从 VIN 流向 VOUT 的电流。这种电流通常会穿过LDO 的体二极管，而不会流过正常的导电通道，有可能引发长期可靠性问题甚至会损坏器件。
LDO 最重要的包含三个组成部分（见图 1）：带隙基准、误差放大器和导通场效应晶体管 (FET)。在典型应用中，导通 FET 与任何标准 FET 一样，在源极和漏极之间传导电流。用于产生 FET体的掺杂区（称为块体）与源极相连；这会减小阈值电压变化量。
将块体与源极相连有一个缺点，即会在FET 中形成寄生体二极管，如图 2 所示。此寄生二极管被称为体二极管。在这种配置中，当输出超过输入电压与寄生二极管的 VFB 之和时，体二极管将导通。流经该二极管的反向电流可能会使器件温度上升、出现电迁移或闩锁效应，因此导致器件损坏。
在设计 LDO 时，务必要将反向电流以及如何防止出现反向电流纳入考量。有四种办法能够防止反向电流：其中两种在应用层实施，另外两种在集成电路 (IC) 设计过程中实施。
如图 3 所示，在输出和输入之间使用肖特基二极管可以在输出电压超过输入电压时防止 LDO 中的体二极管导通。您一定要使用肖特基二极管，肖特基二极管的正向电压较低，而传统二极管的正向电压与肖特基二极管相比要高得多。在正常工作中，肖特基二极管会进行反向偏置，不会传到任何电流。此方法的另一项优势是，在输出和输入之间放置肖特基二极管后，LDO的压降电压不会增大。
如图 4 所示，此方法在 LDO 之前使用二极管以防电流流回到电源。这是一种防止出现反向电流的有效方法，但它也会增大防止 LDO 出现压降所需的必要输入电压。置于 LDO 输入端的二极管在反向电流条件下会变为反向偏置状态，不允许任何电流流过。此方法与下一种方法类似。
设计有阻止反向电流功能的 LDO 通常会额外增加一个 FET，以此帮助防止反向电流。如图 5 所示，两个 FET 的源级背靠背放置，以便体二极管面对面放置。现在，当检测到反向电流条件时，其中一个晶体管将断开，电流将无法流过背靠背放置的二极管。
此方法最大的缺点之一是使用此架构时压降电压基本上会翻倍。为降低压降电压，需要增大金属氧化物半导体场效应晶体管 (MOSFET) 的尺寸，因此将增大解决方案的整体尺寸。应用于汽车中的 LDO（如 TI 的 TPS7B7702-Q1）使用此方法防止出现反向电流。
低压降稳压器 (LDO) 最受喜爱的优势之一是，能够衰减开关模式电源生成的电压纹波。这对于数据转换器、锁相环 (PLL) 和时钟信号调节器件而言特别的重要，因为含有噪声的电源电压会影响这类器件的性能。电源抑制比 (PSRR)仍然常被误认为是单个静态值，下面让我们讨论一下什么是 PSRR，以及影响它的因素有哪些。
PSRR 是一个常见技术参数，在许多 LDO 数据表中都会列出。它规定了特定频率的交流元件从 LDO 输入衰减到输出的程度。公式 1 将 PSRR 表示为：
公式 1 表明衰减程度越高，以分贝表示的 PSRR 值将越大。（某些供应商采用负号来表示衰减，而大多数供应商，包括 TI在内，却并非如此。）
在数据表的电气特性表中，常常能够找到在 120Hz 或 1kHz 频率下规定的 PSRR。但是，单独使用此参数可能没办法确定给定的 LDO 是不是满足具体的滤波要求。下面，对原因进行具体说明。
图 1 所示为将 12V 电压轨调节至 4.3V 的直流/直流转换器。后面连接了 TPS717，这是一款 PSRR 值较高的 LDO，用于调节3.3V 电压轨。4.3V 电压轨上因开关生成的纹波为 ±50mV。LDO 的 PSRR 将确定在 TPS717 的输出端剩余的纹波量。
为确定衰减程度，首先一定要了解出现纹波的频率。假设此示例中对应的频率为 1MHz，因为此值正好处于常见开关频率范围的中间。能够正常的看到，在 120Hz 或 1kHz 下指定的 PSRR 值对此分析没有一点帮助。相反，您必须参考图 2 中的 PSRR 图。
假设这些条件与具体的应用条件相符。在此情况下，45dB 相当于 178 的衰减系数。可以预计，输入端的 ±50mV 纹波在输出端将被降至 ±281μV。
但是，假设您更改了条件并决定将VIN - VOUT 减小到 250mV，以便更有效地进行调节。那么，您需要参考图 3 中的曲线。
可以看到，如果保持所有其他条件不变，1MHz时的 PSRR 减小到 23dB，即衰减系数为 14。这是因为互补金属氧化物半导体 (CMOS) 导通元件进入三极管（或线性）区，即，随着 VIN -VOUT 的值接近压降电压，PSRR 开始降低。（请记住，压降电压是输出电流及其他因素的函数。因此，较低的输出电流会降低压降电压，有助于提高 PSRR。）
将输出电容器的电容值从 1μF 提高到 10μF 时，尽管 VIN - VOUT的值仍然为 250mV，1MHz 时的 PSRR 将增大到 42dB。曲线中的高频峰已向左移动。这是由于输出电容器的阻抗特性导致的。通过适当调整输出电容值，能调整或增大衰减程度，以便与特定开关噪声频率保持一致。
仅靠调整 VIN - VOUT 和输出电容，就能大大的提升特定应用的PSRR。但影响 PSRR 的因素并不仅限于这两项。表 1 概述了对其产生影响的多个因素。
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